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[体系架构] PCINLIFE搜集：资料可查的NVIDIA/AMD(ATI) 图形芯片晶体管密度/间距

本主题由 Edison 于 2008-9-12 02:01 提升

Edison

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PCINLIFE搜集：资料可查的NVIDIA/AMD(ATI) 图形芯片晶体管密度/间距

" src="./images/smilies/PCinlife2009/smile.gif" border=0 smilieid="129">

这里的最大密度是用1/((线宽)^2)获得的，而晶体管间距是假设和最高密度相比，实际芯片的晶体管之间等效间距，例如10.3，相当于是晶体管之间的间距是10.3个晶体管或者说10.3个线宽单位。

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“They’re the world’s leading designers and manufacturers of CPUs – how hard could it be to build a GPU? I mean, come on, how hard could it be? That crummy little company down the road builds them – we could build them in our sleep. Come on, how hard could it be?” ——NVIDIA David Kirk

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这样就明白RV670的功耗为什么比想象中高了...

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晶体管密度/管芯尺寸和功耗的关系不一定是直接的，因为制造工艺、电路设计本身都是会影响功耗的，例如漏电流、电路效率等。

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发表于 2008-5-2 23:31 只看该作者 | 个人空间 |

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到底说明了什么？我承认我没看懂~~~

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发表于 2008-5-2 23:37 只看该作者 | 个人空间 |

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就是说NV40在130nm塞2Y多晶体管，G80在90nm塞6Y多晶体管，而且效能优异，仍然有相当频率提升潜力，功耗控制也比较得当，A设是做不出来的~

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Edison

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发表于 2008-5-2 23:44 只看该作者 | 个人空间 |

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这个到不是这个意思，我做这个表，其实是想推算出一些只知道晶体管数量或者是只知道芯片面积的GPU的面积或者是晶体管数量

对应CPU方面的进展以及同代工艺CPU/GPU的晶体管密度差别，应该可以推算出。

透过这些资料收集，我还发现CPU也都可能是存在着half-node的

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发表于 2008-5-2 23:48 只看该作者 | 个人空间 |

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没看明白计算公式是什么,表达得不太清楚

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发表于 2008-5-2 23:58 只看该作者 | 个人空间 |

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那个密度，是不是越小越好？

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发表于 2008-5-3 00:00 只看该作者 | 个人空间 |

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这么说吧。
以0.13微米为例，线宽换算成毫米就是0.13微米/1000=0.00013毫米
理论最大密度=1/((线宽)^2)=1/((0.00013)^2)=1/0.0000000169=59,171,597.63晶体管/平方毫米

以R420为例
实际密度就是=芯片晶体管数量/芯片面积=160M/(281mm^2)=160,000,000/281=569395.02晶体管/平方毫米

晶体管密度比率=理论密度/实际密度=103.92

晶体管间距=晶体管密度比率^0.5（也就是晶体管密度比率的开方）=10.19线宽单位。

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发表于 2008-5-3 00:24 只看该作者 | 个人空间 |

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晶体管间距/线宽单位，得出来的数据代表什么？是不是可以理解为即使在同代同工艺下，同样多少的晶体管数，可以有不同的芯片面积？

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可以这样认为，但是这不是本贴的目的。

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我理解,最后得出的数据越大,代表设计得差,浪费了.而数据越小,则代表设计得较好,充分利用了.

当然,也可以反过来看,数据越大,那么改进的余地也就越大.而现在已经充分利用到了的,要想再榨取就比较难了.

另外,计算中没有考虑层数,难道它们的层数都相同?

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恩，互连这些不应该计算到线宽里面么？

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madcat2100

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老大能不能用逗号标一下，数位数度起来不方便

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加注了

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lz的理解可能有些片面，并不是说一个芯片的晶体管密度越大，功耗就越大；而且，相同的die size，并不是说晶体管的个数越多，密度就越大。业内有个类似的指标，来表示“晶体管”的个数，就是gate count，也就是所有标准单元器件（除了memory，IP等这些marco cell）的面积除以一个AND2X1的面积得到的数值，因为比如说同样的器件数目，如果都是用Flip-Flop，或者都用AND2X1，两种情况下的晶体管密度会差很多。另外，比如说TSMC 65nm或者90nm的标准单元库，每个cell都同时有三种库：HVT/NVT/LVT，比如说AND2X1，就有AND2X1HVT，AND2X1和AND2X1LVT，其中HVT 的cell功耗最小，但是cell delay最大，而LVT的cell功耗最大，但是cell delay最小，NVT的cell居中，但这三种cell的尺寸、logic都一样。所以，同一个设计，相同的门，管子密度相同，但是如果都用HVT或者都用LVT的cell，整个chip的功耗就差别很大。

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我上面都说了，上面的图表中所列的面积、密度和功耗并没有直接关系。

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shiftworld

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发表于 2008-5-3 11:29 只看该作者 | 个人空间 |

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现在的发展趋势就是更细化的分工,他们大部分的产品都是代工厂做的.所以,在网上获得的资料都是和可以公开的,或者说不完全正确的.只有厂子里的高级工程师才知道真正正确的东西,但是代工厂分工更细,某个人只知道他工作领域的东西,完全知道的人很少,这就保护了知识产权.
我就是代工厂的工程师,我在网上看到很多类似的东西,但是,这个东西也是......
所以网上的东西不可以完全相信.

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晶体管数量和芯片面积都是公开的，和你作为工程师需要保守的秘密没啥关系。

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